Systemarchitektur

Liebe Studierende,

Zur Erinnerung, die Deadline des "Hardware-Design mit Verilog" Projekts ist kommenden Sonntag, dem 05. Juli 2020, 23:59 Uhr!

Bitte beachtet:

• Eine Person pro Gruppe muss die Abgabe in unserem CMS-System hochladen.
• Das Projekt kann nur als eine ZIP-Datei oder ein gzip-komprimiertes tar-Archiv (d.h. *.tar.gz) abgegeben werden.
• Das Archiv soll unmittelbar alle Verilog-Dateien enthalten. Also keine Unterordner!
• Zu spät abgegebene Projekte werden mit 0 Punkten bewertet

Tipp: Bei Fragen oder Problemen, empfiehlt sich ein Blick ins Forum. Viele Themen wurden bereits mehrfach beantwortet!

Viele Grüße
Euer SysArch-Team